A3V56S30ETP Просмотр технического описания (PDF) - Unspecified
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A3V56S30ETP Datasheet PDF : 40 Pages
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A3V56S30ETP
A3V56S40ETP
256M Single Data Rate Synchronous DRAM
PIN CONFIGURATION (TOP VIEW)
x8
x16
Vdd
DQ0
VddQ
NC
DQ1
VssQ
NC
DQ2
VddQ
NC
DQ3
VssQ
NC
Vdd
NC
/WE
/CAS
/RAS
/CS
BA0
BA1
A10(AP)
A0
A1
A2
A3
Vdd
Vdd
DQ0
VddQ
DQ1
DQ2
VssQ
DQ3
DQ4
VddQ
DQ5
DQ6
VssQ
DQ7
Vdd
DQML
/WE
/CAS
/RAS
/CS
BA0
BA1
A10(AP)
A0
A1
A2
A3
Vdd
PIN CONFIGURATION
(TOP VIEW)
1
54
2
53
3
52
4
51
5
50
6
49
7
48
8
47
9
46
10
45
11
44
12
43
13
42
14
41
15
40
16
39
17
38
18
37
19
36
20
35
21
34
22
33
23
32
24
31
25
30
26
29
27
28
Vss
DQ15
VssQ
DQ14
DQ13
VddQ
DQ12
DQ11
VssQ
DQ10
DQ9
VddQ
DQ8
Vss
NC
DQMU
CLK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
Vss
Vss
DQ7
VssQ
NC
DQ6
VddQ
NC
DQ5
VssQ
NC
DQ4
VddQ
NC
Vss
NC
DQM
CLK
CKE
A12
A11
A9
A8
A7
A6
A5
A4
Vss
CLK
CKE
/CS
/RAS
/CAS
/WE
DQ0-7
DQ0-15
: Master Clock
: Clock Enable
: Chip Select
: Row Address Strobe
: Column Address Strobe
: Write Enable
: Data I/O (A3V56S30ETP)
: Data I/O (A3V56S40ETP)
DQM : Output Disable / Write Mask (A3V56S30ETP)
DQMU,L : Output Disable / Write Mask (A3V56S40ETP)
A0-12 : Address Input
BA0,1 : Bank Address
Vdd
: Power Supply
VddQ : Power Supply for Output
Vss
: Ground
VssQ : Ground for Output
Revision 2.2
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Mar., 2009
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